... 标准延迟文件（Standard Delay Format,SDF） 线路延迟（Interconnect Delay） 元件延迟（Cell Delay） ...
基于1个网页-相关网页
RLC interconnect delay RLC互连延时
interconnect delay model 互连线时延模型
interconnect wire delay 互连线延迟
RLC interconnect tree delay RLC互连树延时
delay of interconnect 互连线延迟
This paper analyzes the impacts of interconnect delay on the circuits and corresponding influencing factors, aiming at interconnect delay and signal integrity problems occurring in very deep sub-micro VLSI. Interconnect modeling and parasitic parameters extracting are also analyzed.
本论文针对深亚微米VLSI设计中出现的互连线延迟和信号完整性问题，首先分析了互连线延迟对电路性能的影响以及其影响因素，并进行了互连线的建模和寄生参数提取的分析；然后研究了信号完整性出现的原因及其内容，提出了优化互连线延迟和解决信号完整性问题的具体措施。
参考来源 - “CoStar”DSP的物理设计及信号完整性问题解决方案·2,447,543篇论文数据，部分数据来源于NoteExpress
An approach for analyzing coupling rc interconnect delay based on "effective capacitance" is presented.
基于“有效电容”的概念提出了一种分析两相邻耦合r C互连延时的方法。
Based on the theory of the probability interpretation algorithm, a statistical model of RLC interconnect delay in the presence of process variations was put forward.
基于概率解释算法的原理，提出了一种考虑工艺波动的RLC互连延时统计模型，该模型使用了对数正态分布函数。
This paper presented an innovative analytical delay model for RLC interconnects utilized in the estimation of interconnect delay for deep submicrometer VLSI circuits.
提出了用来评估深亚微米vlsi电路中rlc互连延时的一种新的解析延时模型。
应用推荐