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Gateway为混合晶体管级和行为级(Verilog-A) 电路图提供了环境，以缩短设计时间及取得最佳效率。 Verilog-A电路图可用于行为模块设计或集约模型设计。
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双语例句原声例句
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提出了一种全新的电荷泵锁相环的行为级建模方法。
A novel multi-layer Charge-Pump Phase-Locked Loop (CP-PLL) behavioral model is presented in this paper.
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在行为级综合中，一般在调度与分配之前先将系统的描述转换成一个数据流程图(DFG)。
In behavior synthesis, the behavior of the system is always transformed to a DFG before scheduling and allocation.
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高层次综合也叫行为级综合，其基本任务是完成数字系统行为描述到寄存器传输级（RTL）描述的转换。
The main task is translating the behavioral description of a digital system into the design of RTL(Register Transfer Level).
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It would be nice if it was less than linear, but linear is nice because then I'm going to get that n log in kind of behavior.
那么就是一个不错的算法，但是线性方案也是很好的,因为我需要做n次的log级的行为。
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