在数位电路设计中，寄存器传输级（英语：register-transfer level, RTL）是一种对同步数位电路的抽象模型，这种模型是根据数字信号在硬件寄存器、存储器、组合逻辑装置和总线等逻辑单元之间的流动，以及其逻辑代数运作方式来确定的。
...、半定制或全定制ASIC、混合ASIC。 VHDL综合包括四个层次：从自然语言转换到VHDL语言算法表示，即自然语言综合。从算法表示转换到寄存器传输级（RTL），即从行为域到结构域的综合，即行为综合。RTL级表示转换到逻辑门的表示，即逻辑综合。
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寄存器传输级工艺映射 RTLM
寄存器传输级描述 register transfer level
寄存器传输级设计 RTL Design
层次的寄存器传输级 Register Transfer Level ; RTL
部分在寄存器传输级 Register-Transfer Layer ; RTL
转换到寄存器传输级 Register Transfer Level ; RTL
在寄存器传输级 Register-Transfer Layer
的寄存器传输级 RTL ; Register TransformationLevel
寄存器模块传输级 Register Transfer Level ; RTL
集成电路设计在寄存器传输级的设计方法已经非常成熟。
寄存器传输级（RTL）描述是目前应用最广泛的电路设计描述形式。
The Register Transfer Level (RTL) behavioral descriptions are widely used in IC designs.
上述工作是为了建立一个将寄存器传输级语言描述翻译成硬件逻辑图的自动逻辑综合系统。
The above work is intended to set up an automatic logic synthesis system to translate a register transfer level language descriptions into hardware logic diagrams.
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