当运算元长度大于512位元（对我们的应用来说这是明显的情况）时，一种被称为脉动阵列（systolic array）蒙哥马利的乘法器（2）是最有效的实现。此外，它很容易转换成硬体，从而简化产生通用描述的任务。
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...法中路径匹配计算过程是一种线性递推运算,根据算法的这一特点,设计出一种由多个处理单元规则排列得到的收缩阵列(systolic array),这种阵列状的PE集合体,通过并行处理与流水线处理的并用,实现算法中最佳路径匹配累加距离的高速计算。
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...并行处理结构一直是信号处理与计算机领域中最活跃的研究方向之一，一些典型的VLSI阵列处理器结构，如 脉动阵 （ Systolic Array ），波前阵等，在许多信号处理应用中显示出巨大的威力。
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systolic array architecture [计] 脉动阵列结构
vlsi systolic array vlsi脉动阵列
linear systolic array 线性脉动阵列
Scalable systolic array 可伸缩脉动阵列
systolic array processor 脉动阵列处理器
systolic array structure 心动阵列结构
systolic array Multiplier 脉动矩阵乘法器
systolic array architectures 脉动阵列结构
systolic array implementation systolic阵列实现
A detailed analysis of QRD-RLS algorithm and its systolic array achieve are made in the third chapter.
文中详细分析了QRD-RLS算法,并以脉动阵列实现之。
参考来源 - 第三代短波高速数据传输关键技术研究与硬件实现In ASCRA,hardware/software partitioning technology and hardware-oriented optimization techniques,such as systolic array,loop pipelining,are mainly concerned.
ASCRA编译器主要研究软硬件划分技术和面向硬件的优化技术,如脉动阵列、循环流水技术。
参考来源 - 面向应用的可重构编译器ASCRA(英文)Implementing large scale of systolic array in FPGA to accelerate pare-wise alignment can improve the efficiency of alignment remarkably.
在FPGA上实现大规模脉动式阵列对双序列比对算法进行加速能够大幅度提高比对的效率。
参考来源 - 生物信息学双序列比对算法加速器设计与实现 in C·2,447,543篇论文数据，部分数据来源于NoteExpress
以上来源于: WordNet
The realization of mapping a class of nested loop algorithms to linear systolic array is studied.
研究了一类多重循环算法的线性脉动阵列实现。
Implementing large scale of systolic array in FPGA to accelerate pare-wise alignment can improve the efficiency of alignment remarkably.
在FPGA上实现大规模脉动式阵列对双序列比对算法进行加速能够大幅度提高比对的效率。
This structure divides wavefront control calculation into recursive algorithm and convolution algorithm, and maps them to respectively systolic array by using canonical mapping method.
该结构将波前控制算法分为递归运算和卷积运算两部分后，采用规范映射方法将其分别映射到脉动阵列，再将两个阵列链接以实现单路的波前控制运算。
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