...学者，今天看到verilog HDL语言的综合，书上是这样给的概念：综合就是将verilog HDL语言描述的电路，从寄存器传输级（RTL level）模型构造成门级网表的处理过程。我看了半天还是不能明白这语言综合是怎么回事？
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RTL level description RTL级描述
description at RTL level RTL级语言描述
RTL level or Functional level 功能级
register transfer level rtl 寄存器传输级
RTL Register Transfer Level 寄存器传送级别 ; 寄存器传送级
The design includes system level design, RTL level design and logic synthesis.
设计工作包括系统级设计、RTL级设计、逻辑综合。
The three key modules are all presented as RTL level design and module functional simulation. The deinterlacing system's FPGA design is in the last chapter.
本文对于这三个去隔行系统的关键模块都给出了RTL级设计和模块的功能仿真，并在最后一章中给出了去隔行系统的FPGA设计。
Because the behaviors of digital system can be described by register transfer level (RTL) behavior exactly, RTL synthesis becomes the mainstream design method in EDA domain.
由于寄存器传输级(rtl)行为描述可以精确地确定数字系统的操作，所以寄存器传输级综合成为当前EDA行业的主流设计方法。
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