...能: 在电路上我们虽然增加额外的过滤器电 路,但是并不会影响到整体处理器的效能,因 为经过验证最长路径延迟(Critical Path Delay)仍 然小于指令快取记忆体(I-Cache Memory)的存 取时间,不会造成时脉周期延长的后遗症,所 以可以保持处理器效能。
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The improved lifting scheme is adopted to reduce the critical path delay.
采用改进的提升算法，减少了关键路径上的延时。
The carry skip adder optimal block sizes can minimize critical path delay.
优化方块分配的进位跳跃加法器可以缩短关键路径的延时。
Because of the decreased critical path delay, the conversion can be implemented in a single cycle.
关键路径延时的减小，使这一转换可以在单周期内完成。
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