边沿触发器，指的是接收时钟脉冲CP 的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CP=1及CP=0 期间以及CP非约定跳变到来时，触发器不接收数据的触发器。
...电路的逻辑功能就行了，这时转换电路的输入为JK及Q根据两个触发器的特征方程可得到： DJ/Qn /KQn 第十二课 边沿触发器 （ ET FF ） 2〉、JK触发器转换为D触发器 D触发器和JK触发器的输出与输入的关系可以用下表表示（即激励表）： 根据上表可写出JK与D、Q的关...
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边沿d触发器 edge d flip-flop
边沿触发D触发器 Edge-triggered D flip-flop
ECL双边沿D触发器 ECL double-edge-triggered D flip-flop
边沿式J-K触发器 edge J-K flip-flop
双边沿触发计数器 double edge triggered counter
文章还介绍了该双边沿触发器在时序电路中的应用。
The application of this type of double-edge-triggered flip-flop in seq…
模拟结果表明所设计的触发器具有正确的逻辑功能，跟传统的时钟低摆幅双边沿触发器相比，降低近17%的功耗。
The results of simulation suggest that the designed FK-LSCDFF has correct logic function, and reduces 17% powedissipation compared with conventional low-swing clock double-edge-triggered flip-flop.
在传统触发器结构的基础上，本文提出了单闩锁结构边沿触发器设计，它通过利用时钟信号的竞争冒险产生窄脉冲控制单一锁存器以实现触发器的一次状态转换功能。
Based on the construction of traditional flip-flop, we propose a novel edge-triggered flip-flip using one latch controlled by narrow pulse according to race-hazard of clock.
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