"锁相环"是个多义词，它可以指锁相环（无线电术语）,锁相环（（美）贝斯特著图书）。
...论文|计算机毕业设计 关键词:射频，锁相环，频率合成器，相位噪声，环路滤波器 [gap=1406]Key words: Radio, phase-locked loop(PLL), frequency synthesizer, phase noise, Loop filter ...
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...刊文摘-论文中国 于低信噪比环境下的码延迟锁定环(Delay Lock Loops,DLL)鉴别器(超前减滞后鉴别器)和载波锁相环(Phase Lock Loops,PLL)鉴别器(二象反正切鉴别器):基于最优闭环传递函数,设计了二阶和三阶跟踪环数字环路滤波器的参数;..
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锁相环路 PLL ; phase locked loop ; locked loop
数字锁相环 DPLL ; [电子] digital phase-locked loop ; PLL
中频锁相环 IR-PLL ; PLL
调整中频锁相环 AIP
全数字锁相环 DPLL ; all digital phase locked loop ; All-Digital PLL ; all DPLL
数字锁相环路 DPLL ; loop, digital phase-locked ; digital phase-locked loop ; locked loop
软件锁相环 SPLL ; SSRF SPLL ; software PLL ; software phase-locked loop
锁相环电路 PLL ; Digital Lock Loop ; Phase Locked Loop ; PLL IC
锁相环大信号特性 PLL strong signal characteristic
An all digital phase locked loop based on FPGA is presented.
介绍了当前广泛应用的数字锁相环的原理和基于FPGA的设计方法。
参考来源 - 基于FPGA的数字锁相环的研究与实现·2,447,543篇论文数据，部分数据来源于NoteExpress
在本文中，我们将展现一个新的锁相环锁定检测方法。
In this paper, a new method of PLL lock detector will be presented.
在通信领域中，锁相环频率合成器起着越来越重要的角色。
In the field of communications, PLL synthesizers playing an increasingly important role.
为了尽量减少抖动的锁相环，建议，以避免在测试输出的积极信号。
In order to minimize the PLL jitter, it is recommended to avoid active signal on the TEST output.
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