But circuitry net table which is synthesized by synthesizer is not necessarily achieve the demand of designer, so aim for the speed demand of destination, the sequence circuit which is synthesized demand speed optimization.
但是由于综合器综合得到的电路网表不一定能达到设计者的设计要求,所以需针对给定的速度要求,对综合得到的时序电路进行速度优化。
参考来源 - 同步时序电路中的重定时算法研究·2,447,543篇论文数据,部分数据来源于NoteExpress
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