...复位，由于DCM中含有时钟锁定环路(DLL)，DLL会对新的时钟产生一串延迟单元，形成延迟链路。DLL中的相位检测器比较输入时钟(CLKIN)和反馈时钟(CLKFB)，并控制延迟链路选择器，选择合适的时钟输出，直到CLKIN与CLKFB完全吻合，完成新一轮的锁定。
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... input clk;//输入时钟 input ps2_clk;//输入要检测边沿的脉冲 output pos_ps2_clk;//上升沿标志位 ...
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...输入时钟(CKin)的频率具有预先确定的多个频率中的任意一个频率，该频率判别电路(20)具有：频率测量部(22)，其针对输入时钟(CKin)的每N(N为自然数)个周期，对基准时钟(RefCLK)进行计数并输出计数值；区域判定部(23)，其确定计数值属于与多个频率分别对应的多个...
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其也可由参考输入时钟的较大的抖动引起。
It can also be caused by excessive jitter on the REFCLK input.
我的问题是，我怎么知道输入时钟频率应该是多少？
My question is, how do I know what the input CLK frequency should be?
我读过的数据表，但找不到任何参考指定一个输入时钟频率。
I've read the datasheet but can't find any reference to specifying an input CLK frequency.
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