...时脉产生器系列产品EProCLock,据称能以最低的功耗和成本结构,协助系统硬体设计者实现高速讯号完整性、时序馀裕(timing margin)和性能,并降低制造成本。
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(以减小时钟倾斜(Skew)导致的时钟余裕 (timing margin) 受损) 时钟走线首先要注意制止阻抗不连续,在驱动器端的时钟线设定阻抗为Z0为40Ω,然后每条线扇出成一对线,每条的Z0基本加倍...
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...减小DQS与/DQS(DQS是数据Strobe,源同步时钟,数据的1和0由DQS作为时钟来判断) Skew(时滞)来增加信号的时序容限(Timing Margin)。Posted CAS是提高总线利用率的一种方法。
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...频率产生器系列产品EProCLock,据称能以最低的功耗和成本结构,协助系统硬件设计者实现高速讯号完整性、时序余裕(timing margin)和性能,并降低制造..
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Timing Margin of Latches 锁存器的时序条件
以上来源于: WordNet
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