（1）CLB CLB是FPGA的核心，主要用于实现组合逻辑和复杂时序逻辑， 每个CLB 由4个slice、2个三态缓冲（TBUF）及内部的快速互连机制和开关矩阵（Switch Matrix） 相连组成，并最终连接FPGA上的布线资源。
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接收和发送的微包的大小分别是由接收缓冲区（RBUF）和发送缓冲区（TBUF） 的大小决定的。RBUF 和TBUF 的大小可以通过写是当的MSF CSR 来设置成64、128 或256 字 节。
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