该器件采用高速、三线式、兼容数据输入(SDIN)的DSP、时钟(SCLK)和负载选通(LDAC)的串线接口。它还有芯片选择引脚，可连接多个DAC。
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号）、SDIN（串行数据输入）。输入数据在SCLK的上升沿被锁存在输入移位寄存器中（最高有效位最先输入），FSYNC的下降沿将最后一次接收到的一个16位的输入数据...
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rodolphe bre-sdin 布雷斯丹
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