从图2中可以看出，在调试模块的串行状态机中所有的事件是基于处理器时钟(PSTCLK)的上升沿的。DSCLK的频率是PSTCLK的1/5，并且DSCLK的上升沿相对于PSTCLK的上升沿有一定的延时。
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