这些控制结构可以用来描述硬件触发器的各种状态，如时钟的上升沿（posedge clk），或者用于描述判断逻辑的细节，如各种多路选择器。
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... 2)异步。高电平置位 低电平有效复位： @（posedge clk or posedge set or negedge set） 1)同步正跳变沿触发： @（posedge clk ） 2)同步负跳变沿触发： @（negedge clk） ...
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posedge clk or negedge clk 同一时钟双沿都触发
posedge clk or posedge set 异步高电平有效置位
posedge clk
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