关于S3C2440时钟设置的理解S3C2440有三个时钟FLCK、HCLK和PCLKs3c2440有两锁相环（PLLs）:MPLL for FLCK、HCLK和PCLK,UPLL for USB block(48MHZ固定的！
基于152个网页-相关网页
使用NITClk技术以及内嵌锁相环（PhraseLockedLoops，PLLs），我们可以获得小于300ps的通道间偏移，即便是在这个高通道数目的系统中。
基于2个网页-相关网页
The behavior simulation model for PLL is developed.
设计了锁相环电路的行为级仿真程序。
参考来源 - 光纤传输系统用超高速时钟恢复集成电路研究For raising the resolution of detecting circuit, a dual phase locked loop (PLL) is designed. Its operation principle is analysed.
为了提高检测电路的分辨率，设计了一种双锁相环电路，分析论述了其电路工作原理。
参考来源 - 光纤荧光温度传感器理论和实验研究·2,447,543篇论文数据，部分数据来源于NoteExpress
The research of this project is concentrated on PLLs phase noise. It aimed at discovery some special difficulty in implementing phase-locked system.
本文主要研究了锁相环的相位噪声问题，研究目的在于揭示锁相系统设计过程面临的一些特殊问题。
But PLLs design process involves much theory and application base, such as signal and system, integrated electronics, layout, semiconductor technology, measurement etc.
但是锁相环的设计过程，涉及到信号与系统、集成电子学、版图、半导体工艺和测试等方面，难度比较大。
These limits place tough constraints upon digital interface design, and it is recommended that interface receiver PLLs have closed-loop cutoff frequencies as low as possible.
这些限制的地方后，数字接口的设计硬约束，并建议该接口的接收器PLL具有闭环截止频率尽可能低。
应用推荐