...而该第一NMOS 电晶体被关闭， 所以第一输出端会充电至逻辑高电位，又此时该反相时脉为该第二电源电 压之逻辑高电位（Logic high），该第二NMOS 电晶体被导通而该第二PMOS 电晶体被关闭，所以第二输出端会放电至逻辑低电位。
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hierarchical logic high level 阶层式逻辑高位准 ; [电子] 分级逻辑高电平
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high level logic 高电平逻辑电路
high speed logic 高速逻辑
very high speed logic 超高速逻辑
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High Speed Digital Logic 高速数字逻辑
high threshhold logic 高抗干扰集成电路
Typically, a pulse refers to a period of time when a digital signal is in a logic high state.
通常，在数字信号处于逻辑高电平状态时，脉冲指时间周期。
A transition in a logic signal from a logic high to a logic low is referred to as a falling edge.
逻辑信号从高电平到低电平的转换被称为下降沿。
If the power supply voltage decreases, the state of the select signal is changed from a logic high to a logic low.
如果电源电压减小，则选择信号的状态从逻辑高改变为逻辑低。
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