EG2121产生的时钟经过时钟BUFFER芯片CDCLVPll0后，分配到FPGA 的全局时钟引脚（GCLK）和MGT收发器的REFCLK引脚。通过GCLK，时钟 可与FPGA内部的时钟管理模块（DCM）的时钟入口相连，产生所需的Userclk。
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...展（Extension） • KSWX将机柜0中的KSW的时隙交换能力扩展到其它机柜，实现不 同机柜共用同一块KSW的时隙交换 通用时钟（GCLK）分配 在一个多cage的 BSC/RXCDR系 统中，主cage时 钟信号通过CLKX 和KSWX(L)分配 给其他各cage， 为了维持系统各 部分的同步， C...
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Spartan-6 FPGA的时钟资源主要由四种类型的连接器构成： 全局时钟输入引脚（GCLK） 全局时钟多路复用器（BUFG、BUFGMUX） IO时钟缓冲器（BUFIO2、BUFIO2_2CLK、BUFPLL） 水平方向时钟布线缓冲器（BUFH） 有两种类...
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