频率综合器主要分为整数分频(integer-N)和分数分频(fractional-N) 两种，对于 整数分频来说，频率分辨率为参考时钟的频率，环路带宽的最大值是参考时钟频
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该元件重要功\能包括一组高解析度分数N型(Fractional-N)锁相回路电路(Phase Lock Loop, PLL)提供标准GPS和手机参考频率等最具弹性的设定支援。
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Fractional-N PLL 分频锁相环 ; 锁相回路 ; 小数分频锁相环
fractional-N synthesizer 小数分频合成器
fractional-N frequency synthesizer 分数分频频率综合器 ; 分数N频率综合器 ; 小数分频频率合成器
fractional-N frequency divider 数分频器
fractional n pll n分数pll
Fractional-N Loop 小数分频环
Its output clock frequency can be very high due to the high frequency capacity of the VCO in the fractional-N PLL. The all-digital PLL has been implemented in UMC 0.13um process.
而此全数字锁相环的输出时钟是由小数分频锁相环中的压控振荡器直接产生,其频率上限在目前0.13微米的工艺中,可以达到几吉赫兹,完全可以满足绝大多数的应用需要。
参考来源 - 高速低抖动全数字锁相环的设计研究Fractional-N phase locked loop (FNPLL) frequency synthesis has been appeared in recent years. It has the advantage of high frequency resolution and low phase noise when compared with traditional Integer-N phase locked loop (NPLL) frequency synthesis.
分数分频(FNPLL)频率合成器则是近年来出现的一种新技术，它与传统的整数分频频率合成器相比具有频率分辨率高、相位噪声低等优点。
参考来源 - 分数分频数字锁相频率合成器的研究·2,447,543篇论文数据，部分数据来源于NoteExpress
The main aim of this work is to research the fractional-N PLL in the CMMB application and the realization of the high performance PFD and CP of the PLL.
本文主要研究CMMB系统应用的小数分频PLL以及系统中高性能的鉴频鉴相器和电荷泵的实现。
A fast simulation environment has been developed using MATLAB and SIMULINK for behavioral level simulation of spread spectrum clock generator based Fractional-N frequency synthesizers.
提出了一种展频时钟生成的方法，使用MATLAB和SIMULINK开发出了快速模拟基于分数N型频率合成器的展频时钟生成器的环境。
The operating principle and performance of fractional-N phase locked loop (FNPLL) are described in detail, and the methods of suppressing FNPLL phase modulation sideband are introduced.
较详细介绍了分数分频锁相环的工作原理和特性，以及抑制分数分频锁相环相位调制边带的方法。
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