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timing closure

  • 时序收敛

网络释义专业释义英英释义

  时序收敛

时序收敛timing closure)是这个阶段的最重要里程碑,也就是让电路实作符合组件规格所要求的工作速度,通常这需要工程师重新合成电路或手动调整逻辑闸和信...

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  时序闭合

...随着制造工艺的不断提高,布线延迟时间在整个延迟时间中所占的比例提高以后,逻辑合成后即便已经完成时序闭合Timing Closure),在配置完成后仍有可能产生时序破坏的情况。

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  定时闭合

如果设计人员对此相倚性不闻不问,他们就会为实现定时闭合(Timing Closure)而浪费数月宝贵的开发时间。通过对造成前端和后端设计割裂的影响力的研究,可以对此有更好的理解并采取更好的补救措施。

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短语

ProActive Timing Closure 主动时序收敛

Timing Closure Floorplan 时序逼近底层图

  • 时序收敛 - 引用次数:14

    In the area of physical implementation, many new issues such as timing closure emerged due to the scaling down of feature size.

    在芯片的物理实现领域,由于特征尺寸的变小,物理实现遇到了以时序收敛为代表的很多全新的问题。

    参考来源 - 超深亚微米SOC设计IP硬核建模及物理实现关键技术

·2,447,543篇论文数据,部分数据来源于NoteExpress

Timing closure

  • Timing closure is the process by which an FPGA or a VLSI design is modified to meet its timing requirements. Most of the modifications are handled by EDA tools based on directives given by a designer.

以上来源于: Wikipedia

双语例句权威例句

  • Secondly, clock tree synthesis is discussed, which is the key to get a timing closure result.

    时钟综合,包括时钟基本结构和综合保证整个设计时序收敛关键

    www.fabiao.net

  • Using clock as data has created various issues in timing closure, particularly in logic and physical synthesis.

    使用时钟作为资料定时关闭已经创造各式各样问题特别逻辑和物理综合

    bbs.innoing.com

  • The quality of chip is influenced by crosstalk effect and antenna effect. The timing closure becomes difficult.

    芯片性能受到天线效应串扰等因素的影响,使得芯片时序收敛变得困难

    degree.fzu.edu.cn

更多双语例句
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- 来自原声例句
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