... 系统级综合(System-Level Synthesis) 高级综合(High-Level Synthesis) 逻辑综合(Logic-Level Synthesis) ...
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vhdl high level synthesis system vhdl语言高级综合系统
This paper adopts automatic model mapping to realize system-level synthesis and make use of component reuse to optimize the design space.
通过自动化的模型变换来实现系统级综合，利用组件重用来优化设计空间搜索，因此能够提高系统设计的性能和开发效率。
Each level of decomposition forces design decisions, providing ongoing synthesis, coupling of requirements and design specifications, and increasing system detail.
每个分解级别都强制进行设计决策，提供正在进行的合成，连接需求和设计规格说明，并增加系统详细内容。
Because the behaviors of digital system can be described by register transfer level (RTL) behavior exactly, RTL synthesis becomes the mainstream design method in EDA domain.
由于寄存器传输级(rtl)行为描述可以精确地确定数字系统的操作，所以寄存器传输级综合成为当前EDA行业的主流设计方法。
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