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synthesis for clock

网络释义

  时钟信号综合

... 时序约束(Timing Cons仃aillts) 时钟信号综合(Synthesis for Clock) 线路负载模型(WireLoadModel) ...

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有道翻译

synthesis for clock

时钟合成

以上为机器翻译结果，长、整句建议使用 人工翻译 。

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- 来自原声例句
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