A new high-throughput implementation of SHA which is based on FPGA is proposed, combining two popular hardware optimization techniques, namely“partially unrolling”and“path optimization”.
本设计工作的主要贡献是:在优化硬件性能的同时尽量不增加额外的芯片面积;另外,相比已经存在的相似速率和尺寸的设计,保持较低的功耗。 本文结合“循环打开”和“路径优化”两大硬件优化技术,提出基于FPGA的SHA系列加密算法的高速实现方案。
参考来源 - 哈希函数加密算法的高速实现·2,447,543篇论文数据，部分数据来源于NoteExpress
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