注解（Comments）,在Verilog 中有二种的注解方法， 第一种为「单行注解（One Line Comment）是以“//”为开头的注解写法: 例： wire a = b & c; //宣告1 条接线a，并指定他为b&c 第二种为「多行注解（Multiple Line Comm...
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One-line Comment 开头为单行注解
comment on one line 单行注释
one line comment
一行注释
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We just don't want to move from one line to another but possibly from one comment to another.
我们只是不想从一个到另一个线，但有可能从一个到另一个评论。
youdao
The operators of one affected line, the Bolt Bus, didn't respond to a request for comment.
WSJ: New Bus Limits Sought
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