...而IC3D的输出则是某个视窗比较器的逻辑输出，在该比较器中，只有当Z轴输出电压介于VREFA和VREFB时，才会出现逻辑低（logic low），它以电源中压VS/2为基准。
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...为参考接地之逻辑低电位）具有二个工作相位， 第一个工作相位为预充/放电相位，此时该时脉为参考接地之逻辑低电位 （Logic low），该第一PMOS 电晶体被导通而该第一NMOS 电晶体被关闭， 所以第一输出端会充电至逻辑高电位，又此时该反相时脉为该第二电源电 压...
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logic low input 逻辑低级输入
logic-low 逻辑低
low speed logic 低速逻辑
low energy logic 低功耗逻辑电路
LPL Low Power Logic 小功率逻辑
LLL Low Level Logic 低电平逻辑
low level logic 低电平逻辑
High Low Logic Index 高低点逻辑指数
low-level logic circuit [电子] 低电平逻辑电路
A transition in a logic signal from a logic high to a logic low is referred to as a falling edge.
逻辑信号从高电平到低电平的转换被称为下降沿。
If the power supply voltage decreases, the state of the select signal is changed from a logic high to a logic low.
如果电源电压减小，则选择信号的状态从逻辑高改变为逻辑低。
However, according to alternative embodiments of the present invention, a pulse can refer to a period of time when a digital signal is in a logic low state.
然而，依照本发明可替换实施例，在数字信号处于逻辑低电平状态时，脉冲也可指时间周期。
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