成功构建分层化的百万门级芯片验证平台 1(I/O级)、层2(task级)和层3(信道级)。 层1为紧贴SDXXX管脚的各 总线 行为模型(BIM，Bus Interface Model)，它们封装了所有SDXXX的管脚时序。BIM用OpenVERA的类实现。层2通过实例化BIM对象，调
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The FSM model of target PCI bus interface controller is then provided based on PCI bus operation timing.
根据PCI总线操作时序，提出了从设备接口控制器的有限状态机模型。
In addition, the model using the user task date bus and application domain date bus to reduce the coupling between the user interface and function core.
为了降低用户界面层，感知控制代理层以及功能核心层之间的耦合度，该模型还在它们之间分别加入了用户任务数据总线与应用领域数据总线。
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