... docin.com豆丁网 enerator，CLK＿6EN）电路，接收 均衡器（receiverequalizer，EQU），时钟数据恢复电路（ciockdata recovery，CDR）。 随着予持设备的不断普及以及芯片工作速度的不断提高，功耗己日益成为集成 电路设计者必须考虑的因素。
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设计了一个数字时钟数据恢复电路，采用相位选择锁相环进行相位调整，在不影响系统噪声性能的前提下大大降低了芯片面积。
A phase selection PLL is adopted to adjust the phase of the recovered clock, and the chip area of the recovery circuit is greatly reduced without sacrificing the noise performance of the system.
与传统并行数据恢复电路相比，该电路不需要本地参考时钟，并且恢复出的并行数据是位同步的。
Compared with conventional circuits, the recovered parallel data is bit-synchronous, and the reference clock is avoided.
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