• fractional-n pll - 引用次数：7

  Its output clock frequency can be very high due to the high frequency capacity of the VCO in the fractional-N PLL. The all-digital PLL has been implemented in UMC 0.13um process.

  而此全数字锁相环的输出时钟是由小数分频锁相环中的压控振荡器直接产生,其频率上限在目前0.13微米的工艺中,可以达到几吉赫兹,完全可以满足绝大多数的应用需要。

  参考来源 - 高速低抖动全数字锁相环的设计研究

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