大学类标准元 件数位电路设计组（D组）初赛时需完成逻辑闸层次设计（Gate Level Design），决赛时 亦以完成逻辑闸层次设计（Gate Level Design）视为完成比赛，但完成实体阶层设计 （Physical Design）者可获得额外加分...
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完成逻辑闸层次设计
Complete the hierarchical design of the logic gate
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