EG2121产生的时钟经过时钟BUFFER芯片CDCLVPll0后，分配到FPGA 的全局时钟引脚（GCLK）和MGT收发器的REFCLK引脚。通过GCLK，时钟 可与FPGA内部的时钟管理模块（DCM）的时钟入口相连，产生所需的Userclk。
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全局时钟输入引脚 GCLK
全局时钟引脚
Global clock pin
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