支持主机时钟信号电平 (HCSL)，与 LVDS 相似的信令、或者 8 个 CMOS 输出的 4x 小数或者整数分频差分时钟输出
基于20个网页-相关网页
主机时钟信号电平
Host clock signal level
以上为机器翻译结果，长、整句建议使用 人工翻译 。
应用推荐
模块上移
模块下移
不移动