时钟延时 Clock Latency时钟延时（clock latency）由两部分组成：源（source）和网络（network）。源延时（Source latency），是指从源…
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所谓Useful Clock Skew，就是通过调整各级触发器的时钟延迟（Clock Latency，从时钟起始点到每个触发器时钟输入端口的延迟），来调整前后流水级的路径需求时间（Require Time），以满足尽量小的时钟周期要求...
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clock tree latency 时钟树延时
Latency — The number of clock cycles an instruction USES to produce a final value.
延时——一条指令用来产生最终值所使用的时钟周期数。
However, wall clock time is merely anecdotal for most other permutations, such as those that include network latency; a trafficked, live Web server; or an active database.
然而，挂钟时间对于其他大多数情况而言并无实际意义，比如网络延迟时间、活动的Web服务器或者活动的数据库。
As clock speed and the number of processors increase, it becomes increasingly difficult to reduce the memory latency required to use this additional processing power.
随着处理器时钟速度的提高和处理器数量的增加，使用这种额外处理能力所需的内存滞后时间越来越难以减少。
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