时钟保持时间（clock hold time）是指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间。
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clock hold time
时钟保持时间
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The whole circuit consists of Sample and Hold Circuit, the Multiplicative A/D Converter, the Sub-ADC, the Digital Calibration Circuit, the Clock Generator and the Time Synchronizer.
流水线ADC的模块有采样保持电路、乘法数模转换器、子ADC、数字校正电路、时钟产生电路和时间对齐电路。
youdao
And the minute that happened the time clock went off on a 14 day hold.
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