时钟产生模块中，最为关键的部分是时钟分频器（clock divider），它包含了复杂的分频控制逻辑，并且存在时钟信号的重汇聚路径，在其内部主要有下列三种skew：
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...缒楼觅氙善汔陨枚哎 Embedded System Course • TCFG0 – 设定prescaler0的时脉 0 ~~ 255 • TCFG1 – 设定Clock Divider(除频器) 1/2、1/4、1/8、 1/16 • 输出时脉为PCLK/(presclaer +1)/(divider) • 50MHZ / (31+1) / (1/16) = 97.656KHZ • 50MHZ / (0 + ...
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