在该模式下，输入时钟（CLKIN）对内核时钟（CCLK）的频率比不能被改变。DMA存取可用于L1存储器，处理器可以从全速模式切换到活动、休眠或深度休眠模式。
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需要注意的是，设计中使用的用户时钟与配置时钟 (CCLK) 是异步的。这可让同步元件在配置完成后改变状态。
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通过关闭处理器内核（ CCLK）和所有同步外设 （ SCLK）的时钟，深度休眠运行模式将获得最大的功率节
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程序首先使能PLL但不连接PLL，然后设置外设时钟（VPB时钟pclk）与系统时钟（cclk）的分频比。接着设置PLL的乘因子和除因子。
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