基本时钟模块可提供3种时钟信号：ACLK（辅助时钟）：ACLK是LFXT1CLK信号经1、2、4、8分频后得到的。分频系数可选，由参数DIVA控制。
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在所述第一端口上接收到第一时钟信号(ACLK)的上升缘时起始第一存储器存取。响应于所述第二端口上接收到第二时钟信号(BCLK)的上升缘而起始第二存储器存取。
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