然而,电路中可能存在 伪路径(False Path),即在任何输入下,电路正常运 作时都不会形成的工作路径.静态时序分析工具可 以认出简单的伪路径,但不能认出所有的.
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如是，您以表达式开头，并提供一或两个选项(真或伪路径)。
So, you start with an expression and provide one or two options (true or false paths).
如果不考虑伪路径的影响，求值方向和预充方向延时的最大误差分别为3.62%和8.26%。
Without false paths, the errors of evaluation delay and precharge delay are within 3.62% and 8.26% respectively.
首先，文章讨论了静态时序分析中的伪路径问题以及路径敏化算法，分析了影响逻辑门和互连线延时的因素。
Firstly, false paths in static timing analysis and the algorithm to sensitize paths are presented, and then some factors affecting gates and interconnects delay are discussed.
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