组合逻辑电路 百科内容来自于: 百度百科

数字电路根据逻辑功能的不同特点,可以分成两大类,一类叫组合逻辑电路(简称组合电路),另一类叫做时序逻辑电路(简称时序电路)。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。

原理

组合逻辑电路是指在任何时刻,输出状态只决定于同一时刻各
组合逻辑电路

组合逻辑电路

输入状态的组合,而与电路以前状态无关,而与其他时间的状态无关。其逻辑函数如下:
Li=f(A1,A2,A3……An) (i=1,2,3…m)
其中,A1~An为输入变量,Li为输出变量。
组合逻辑电路的特点归纳如下:
① 输入、输出之间没有 返馈延迟通道
② 电路中 无记忆单元
对于第一个逻辑表达公式或逻辑电路,其真值表可以是惟一的,但其对应的逻辑电路或逻辑表达式可能有多种实现形式,所以,一个特定的逻辑问题,其对应的真值表是惟一的,但实现它的逻辑电路是多种多样的。在实际设计工作中,如果由于某些原因无法获得某些门电路,可以通过变换逻辑表达式变电路,从而能使用其他器件来代替该器件。同时,为了使逻辑电路的设计更简洁,通过各方法对逻辑表达式进行化简是必要的。组合电路可用一组逻辑表达式来描述。设计组合电路直就是实现逻辑表达式。要求在满足逻辑功能和技术要求基础上,力求使电路简单、经济、可靠、实现组合逻辑函数的途径是多种多样的,可采用基本门电路,也可采用中、大规模集成电路。其一般设计步骤为:
① 分析设计要求,列真值表;
② 进行逻辑和必要变换。得出所需要的最简逻辑表达式;
③ 画逻辑图。

分析

asic设计和pld设计中组合逻辑电路设计的最简化是很重要的,在设计时常要求用最少的逻辑门或导线实现。在asic设计和pld设计中需要处理大量的约束项,值为1或0的项却是有限的,提出组合逻辑电路设计的一种新方法。
与逻辑表示只有在决定事物结果的全部条件具备时,结果才发生。输出变量为1的某个组合的所有因子的与表示输出变量为1的这个组合出现、所有输出变量为0的组合均不出现,因而可以表示输出变量为1的这个组合。 组合逻辑电路的分析分以下几个步骤:
(1)有给定的逻辑电路图,写出输出端的逻辑表达式;
(2)列出真值表;
(3)通过真值表概括出逻辑功能,看原电路是不是最理想,若不是,则对其进行改进。

设计

一般步骤:
(1) 由实际逻辑问题列出真值表;
(2) 由真值表写出逻辑表达式;
(3) 化简、变换输出逻辑表达式;
(4) 画出逻辑图。

运算单元

在数字系统中算术运算都是利用加法进行的,因此加法器是数字系统中最基本的运算单元。由于二进制运算可以用逻辑运算来表示,因此可以用逻辑设计的方法来设计运算电路。加法在数字系统中分为全加和半加,所以加法器也分为全加器和半加器。

半加器设计

半加器不考虑低位向本位的进位,因此它有两个输入端和两个输出端。
设加数(输入端)为A、B ;和为S ;向高位的进位为Ci+1
函数的逻辑表达式为: S=AB+AB ; Ci+1=AB+1

全加器设计

由于全加器考虑低位向高位的进位,所以它有三个输入端和两个输出端。
真值表和全加器

真值表和全加器

设输入变量为(加数)A、B、 Ci-1,输出变量为 S、 Ci+1
函数的逻辑表达式为:S=ABCi-1+ABCi-1+ABCi-1+ABCi-1=ABCi-1
Ci+1=ABCi-1+ABCi-1+ABCi-1+ABCi-1 =(AB)Ci-1+AB

全加器应用

因为加法器是数字系统中最基本的逻辑器件,所以它的应用很广。它可用于二进制的减法运算、乘法运算,BCD码的加、减法,码组变换,数码比较等。

编码译码

指定二进制代码代表特定的信号的过程就叫编码。把某一组二进制代码的特定含义译出的过程叫译码。
编码器

编码器

(1)编码器 因为n位二进制数码有2^n种状态,所以它可代表2^n组信息。人们在编码过程中一般是采用编码矩阵和编码表,编码矩阵就是在卡诺图上指定每一方格代表某一自然数,把这些自然数填入相应的方格。
译码器 编码的逆过程就是译码。 译码就是把代
译码器

译码器

码译为一定的输出信号,以表示它的原意。实现译码的电路就是译码器。译码器可分为二进制译码器、十进制译码器、集成译码器和数字显示译码驱动电路。其中二进制译码器是一种最简单的变量译码器,它的输出端全是最小项。

选择器

数据选择器

数据选择器

数据选择器 它就是从多个输入端中选择一路输出,它相当于一个多路开关。常用的有二选一,四选一,八选一和十六选一,若需更多则由上述扩展。

分配器

多路分配器的功能是把输入数据分配给不同的通道上,相当于一个单刀多掷开关。
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- 来自原声例句
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