逻辑综合是将电路的行为级描述，特别是RTL级描述转化成为门级表达的过程。例如VHDL、Verilog综合就属于逻辑综合。
)逻辑综合(synthesis tools)逻辑综合东西可以将预设思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿(gates delay)反标到生成的门...
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使用到的各种前后端工具包括：LEDA(设计规范检查)、VCS(代码编写和功能仿真)、Design Compiler (逻辑综合)、IC Compiler(布局布线)、Prime Time(静态时序分析)等。本论文以作者在项目中的实际工作为基础。
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逻辑综合的拓扑技术 Topographical Technology
逻辑综合工具 synplify ; Synthesis Tools
逻辑综合器 Logic Synthesizer
逻辑综合自动化 logic synthesis automation
随机逻辑综合器 random logic synthesiser
逻辑综合和优化 logic synthesis and optimization
逻辑综合软件 logical synthesis software
自动逻辑综合 automatic logic synthesis
两级逻辑综合 Two Level Logic Synthesis
本文阐述的重点是量子电路的可逆逻辑综合问题。
This paper expatiates on synthesis of quantum reversible logic circuits.
设计工作包括系统级设计、RTL级设计、逻辑综合。
The design includes system level design, RTL level design and logic synthesis.
时序逻辑综合是RTL综合系统设计中的一个重要部分。
Sequential logic synthesis is an important part of RTL synthesis system design.
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