串行时钟输入（ SCLK） ： 数据在时钟上升沿移入，在下降沿移出。
基于62个网页-相关网页
...a output) 3 NC 悬空 4 GND 地(Ground) 5 SI I 串行数据输入 (Serial data input) 6 SCLK I 串行时钟输入（Serial clock input） 7 HOLD# I 总线挂起（Hold, to pause the device without） 8 VCC 电源(+ 3.3V Power Supply) 串行数据输出（SO）：该信号用来把...
基于40个网页-相关网页
串行配制芯片有四个引脚与FPGA接口：串行时钟输入（DCLK），串行数据输出
基于30个网页-相关网页
①串行时钟输入（SCK）。SCK引脚是MCU与SHTIO之问通信的同步时钟，由于接口包含了全静态逻辑，因此没有最小时钟频率。
基于6个网页-相关网页