数字电路中，数字电平从低电平（数字“0”）变为高电平（数字“1”）的那一瞬间（时刻）叫作上升沿。
而且，在单向汇流排里，资料在时钟的上升沿（rising edge） 或者下降沿被锁存，而在双向汇流排里，资料在控制器（strobe）的两个变化沿被锁存。 表1.
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Meanwhile,it proposes that using an electronic switch to transfer two channels to generate square signal with fast rising edge and fall edge.
针对理想方波信号包含无穷频率分量、可用于动态特性测试的特点,提出了采用单刀双掷电子开关切换两路电平生成方波信号的实现方法,具有上升沿和下降沿速度快的优点。
参考来源 - 基于FPGA和AD768的高精度多路信号源设计Because the width of the rising edge of each input pulse is 30 to 100ns, in order to gain the entire pulse signal, higer sampling speed is needed.250MHz was chosen as sampling speed.
由于输入脉冲信号的上升沿宽度为30～100ns，因此为了得到完整的脉冲信号，需要较高的采样频率，我们选用250MHz采样频率。
参考来源 - 高速数据采集系统设计和CPCI接口研究·2,447,543篇论文数据，部分数据来源于NoteExpress
通常的脉冲发生器只是在电阻性负载时才能得到陡的上升沿。
General pulsers can obtain sharp risetime only when it is used for a resistive load.
如果一个标志是要传输时，输出变为高电平后，在时钟的上升沿。
If a mark is to be transmitted, the output goes high after the rising edge of the clock.
数据读取连续的驱动ic的输入时钟的上升沿一旦机顶盒输入线变低。
Data is read serially by the Driver IC on the input CLK rising edge once the STB input line goes low.
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