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Programmable delay chip 可编程延迟芯片
programmable delay unit 可程式延迟单元
programmable delay line 可编程延时线
digital programmable delay line 可编程数字延迟线
programmable time delay 程控时间延迟
programmable pulse delay 可编程脉冲延时
The application of complex programmable logic device (CPLD) and digital programmable delay line AD9501 in the system is described.
介绍了复杂可编程器件(CPLD)和可编程数字延迟线(AD95 0 1)在系统中的应用。
In this article, a programmable pulse delay unit based on EPLD is discussed.
文中讨论了基于EPLD的可编程脉冲延时单元。
In the case of FPGAs, the number of blocks used will also greatly influence the final delay after routing because most of the delays is the wiring delays due to the programmable interconnect existed.
在FPGA的情况下，所使用的元胞块数量也会在很大程度上影响布线后的最终延迟，因为大多数延迟是由存在的可编程互连所引起的布线延迟。
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