Hardware description and verification language
...5SystemVerilog SystemVerilog是业界新兴的工程语言：硬件描述和验证语言（Hardware Description and Verification Language，HDVL）；这个统一的语言使得工程师可以建模大型复杂的设计并且验证这些设计的功能是否正确。
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本文简单介绍了VHDL硬件描述语言及其特色，并就高层次综合、高层次仿真及验证等技术的主要功能和特点，作了较为详细的描述。
This paper introduces VHDL and its feature briefly. At meantime, it describes high level synthesis and high level simulation technology in detail.
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