...模数转换器 ; 延迟锁相环 ; 占空比调整电路 ; 连续积分器 ; 时钟抖动 [gap=1189]Keywords: high-speed ADC; delay locked loop; duty cycle stabilizer; continuous time integrator; clock jitter ..
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DLL：延迟锁定环 （Delay Locked Loop）:工程技术术语库为您提供行业技术术语,是标准中的重要组成部分,术语及其应用的规范化,标准化,是教学,科研,商务等各方面社会生活正...
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...滤波器进行脉冲成型后，根据帧同步（FrameSync，FS）提 供的PN序列位置信息利用PN的相关得到的延迟锁定环路（Delay Locked Loop， DLL）算法实现误差信号提取（Timing Error Detector，TED），得到跟踪的误差信号， 1...
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跟踪的基本方法是利用锁相环路来调整本地时钟的相位，常用的跟踪环路有延迟锁相环(Delay locked Loop,DLL)及 抖动锁相环(Tau dither Loop,TDL)。本系统采用延迟锁相环法。
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Delay-Locked Loop 延迟锁相环 ; 锁相环
DLL Delay-Locked Loop 延时锁定循环电路
delay locked loop dll 延迟锁定环路
delay-locked loop dll 延迟锁相环
digital delay-locked loop 数字延迟锁相环
Digital delay locked loop 发明名称
coherent delay-locked loop 相干延迟锁定环
The clock recovery block of USB2.0 Transceiver Macrocell consists of phase locked circuit , such as PLL and DLL ( Delay Locked Loop ) .
目的是用锁相环电路—PLL和DLL(延迟锁相环)实现USB2.0收发器宏单元UTM的时钟恢复模块。
参考来源 - CMOS高速锁相环设计·2,447,543篇论文数据，部分数据来源于NoteExpress
Slip correlative taking and delay locked loop are used for the synchronization, taking, locking of PN code.
采用滑动相关捕获和延迟锁定环实现伪码的同步、捕获和跟踪；
In this paper, a low-jitter process-independent DLL(delay locked loop) based on self-biased techniques is presented.
本文给出了一种采用自偏置技术的低抖动延迟锁相环，可应用于高频时钟产生电路。
Based on digital delay-locked loop, the mix signal technique is used to implement the digital delay locked loop with the resource control technique.
以数字延迟锁相环为基础，并采用数模混合技术，实现了带电源控制的数字延迟锁相环。
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